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进行FPGA加速测试时池化层卡住 #1

@zhren711

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@zhren711

尊敬的作者,
您好,非常感谢您的工作。我在复现您的工作时,遇到了一个问题。

  1. 我已经编译好了ip核,并生成了bin文件(时钟周期为10ns),但是最终实现时发现时序不收敛。
  2. 我采用以上的bin文件进行vgg16推理测试时,前两层硬件加速卷积能够正常运行(但耗时大于您给出的结果),并且在池化层计算时卡住,等待很长时间没有结果。
    请问您是否能够给予我一些帮助和建议。非常感谢您的工作!

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