32位 RISC-V 5 段流水线 CPU

本课程设计的总体目标是利用 FPGA 以及相关外围器件，设计五段流水 CPU，要求所设计的流水 CPU 系统能支持自动和单步运行方式，能正确地执行存放在主存中的程序的功能，对主要的数据流和控制流通过 LED、数码管等适时的进行显示，方便监控和调试。

扩展指令集

除基本指令集外，在 CCAB 扩展指令集中支持 2 条 C 类运算指令，1 条 M 类存储指令，1 条 B 类分支指令。

分类	名称	类型	功能
C	SRL	R	逻辑右移 rd = rs1 >> rs2
C	LUI	U	把一个 20 位的立即数加载到寄存器的高 20 位，低 12 位为 0
M	SH	S	将 rs2 寄存器中的低 16 位写入存储单元 M[R[rs1]+SEXT[imm[12]
B	BLTU	B	无符号数比较小于转移 PC=PC+SEXT[imm[12:1]<<1]

为了实现部分功能，在基本的控制信号基础上自定义了 5 条控制信号。

Name		Name	Last commit message	Last commit date
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.gitignore		.gitignore
RISC-V单周期硬布线控制器表达式自动生成（2022-8-19）.xlsx		RISC-V单周期硬布线控制器表达式自动生成（2022-8-19）.xlsx
cpu21-riscv.circ		cpu21-riscv.circ
cs3410.jar		cs3410.jar
readme.md		readme.md
risc-v-benchmark_ccab.asm		risc-v-benchmark_ccab.asm
risc-v-benchmark_ccab.hex		risc-v-benchmark_ccab.hex
riscv-probe.jar		riscv-probe.jar
正确封装图.png		正确封装图.png
硬件综合训练课程设计任务书 2023-7-10修订版.pdf		硬件综合训练课程设计任务书 2023-7-10修订版.pdf