Verilog_Experiment_UART

Name		Name	Last commit message	Last commit date
Latest commit History 4 Commits
db		db
incremental_db		incremental_db
.gitattributes		.gitattributes
README.md		README.md
UART.asm.rpt		UART.asm.rpt
UART.done		UART.done
UART.fit.rpt		UART.fit.rpt
UART.fit.smsg		UART.fit.smsg
UART.fit.summary		UART.fit.summary
UART.flow.rpt		UART.flow.rpt
UART.map.rpt		UART.map.rpt
UART.map.smsg		UART.map.smsg
UART.map.summary		UART.map.summary
UART.pin		UART.pin
UART.pof		UART.pof
UART.qpf		UART.qpf
UART.qsf		UART.qsf
UART.qws		UART.qws
UART.sim.rpt		UART.sim.rpt
UART.sof		UART.sof
UART.tan.rpt		UART.tan.rpt
UART.tan.summary		UART.tan.summary
UART.v		UART.v
UART.v.bak		UART.v.bak
UART.vwf		UART.vwf
UART_RX.v		UART_RX.v
UART_RX.v.bak		UART_RX.v.bak
UART_TX.v		UART_TX.v
UART_TX.v.bak		UART_TX.v.bak
divider.v		divider.v
divider.v.bak		divider.v.bak

Provide feedback