LucioCore-Processor

CPU designed in Verilog VHDL

Name		Name	Last commit message	Last commit date
Latest commit History 9 Commits
ALU.v		ALU.v
CPU.v		CPU.v
ControlUnit.v		ControlUnit.v
DataMem.v		DataMem.v
DeBounce_v.v		DeBounce_v.v
Display.v		Display.v
InstMem.v		InstMem.v
Luciocore.jpg		Luciocore.jpg
Mux16.v		Mux16.v
Mux32.v		Mux32.v
Mux5.v		Mux5.v
MuxPC.v		MuxPC.v
OutputModule.v		OutputModule.v
PC.v		PC.v
README.md		README.md
RegBank.v		RegBank.v
Relat_rio_PC4___LABAOC-ilovepdf-compressed.pdf		Relat_rio_PC4___LABAOC-ilovepdf-compressed.pdf
SE16.v		SE16.v
SE26.v		SE26.v
bin_bcd.v		bin_bcd.v
demonstração programa luciocore.jpg		demonstração programa luciocore.jpg
programa luciocore.jpg		programa luciocore.jpg

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